niszetの日記

アナログCMOS系雑用エンジニアが頑張る備忘録系日記

アナログRF CMOS集積回路設計[応用編] 5章を読む (前半)

1章はどうした…

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例のように備忘録的メモ。

5章はICの構造の話で、5.1 CMOS回路の構造と5.2 半導体パッケージに分かれている。

  • 5.1.1 CMOS回路の構造 さほど枯れてもなく、先端でもない(といってもこの本が出たのがずいぶん前)ときの話かしら。
    マスクとレチクルの話、縮小光学系をレチクル、等倍はマスクと言われるという話は割と最近意識するようになりました。まぁあまり気にする必要もないのですが。

トリプルウェル構造の話、DNW(Deep Nwell)に囲われたp領域、RWと略しますがレトログレードウェル(retrograde well)と呼ぶのですね。正式名称知らなかった。実レイアウトではDNW/NWellでの囲い損ねに注意。Wellは界面に容量があるのでAC成分が抜ける点は注意(書かれている通り)

  • 5.1.2 配線 式(5.1)は間違いでは。 R=R_s\frac{L}{W} が正しい。配線は長い方が抵抗は高い。
    上層のメタル、グローバル配線が低抵抗ってのはおおむねどのプロセスでもたぶん同じですね。先端ほど顕著かなぁ。
    配線容量の式、参考文献3をいつか読もう。まぁ5.1.3にもあるとおり、LPE(Layout Parasitic Extraction)で抽出することが必要ですが、初期見積もりが簡易的に出来るならそれに越したことはない。

  • 5.1.3 ゲートフィンガー構造 fingerといえばLOD(Length of Diffusion)を気にしてしまいますが…。
    Lossを気にする場合、gate抵抗の低減、Cggの低減が必須なので、コンパクトに作るのは大事ですね。RFならなおさらなのでしょうね

先端プロセスだと単純に配線幅(とピッチ)が細く狭いので抵抗が高い。材料的にも既にCuを使用しているので下げようがないので、先端に行くほど寄生成分を気にする必要があるので注意。

5.1.4 ガードリング 大事です。囲いましょう。
囲いましょう。

5.1.5 静電気放電と保護回路 ESD(Electro-static discharge)、大切ですね。ざっくりとは言え、破壊モードのはなし、保護の基本的な方針と回路構成がコンパクトにまとまっていて読みやすい。
これだけで一日語れる話なので深追いしない。

5.1.6 PAD PADの話。基板抵抗による電力損失についてはラザビーの方のRFにも載っていた気がしますね。 Bonding構造次第で取れる構造が変わるので地味とは言えあらかじめ把握しておかねばならない。

5.1.7 LSIの信頼性 グラウンドバウンス-> ノイズの問題の話かと思ったらEMIの話でした。EMIも奥が深いですが、基本はループを小さくですね。大体どの本読んでも書いてあるはず。和訳されたものもあったはず。読みましょう。私は読んでない。

アンテナ効果、図5.11のように、上層に持ち上げてから解決する方法もありですが、理想的には直近で拡散層に接続したいところですね(まぁ全部は無理なのでこの方法は知っておくと良い)

エレクトロマイグレーション、EM。電流密度が上がっていく先端プロセスほど問題になりやすい。丸善のプロセスマイグレーションの説明がわかりやすかった記憶がある。

ダミーメタル。CMP(Chemical Mechanical Polishing)の平坦性確保のために必要。ただ、ダミーメタルは寄生容量や渦電流による抵抗増大、インダクタンス減少などを引き起こすのでこれもあらかじめ考慮しておくと良い(無茶言うなぁ)

5.1.8 スクライブライン オリフラ(オリエンテーションフラット)、12"だとノッチの方が一般的なんですね。

という感じでざっと読みましたが、こういう「回路設計のメインの話ではないが、それぞれが要素として存在していて、押さえておくとよい話」が書かれているのは大事ですね。
それぞれの項目についてより深く調べるなら別の本か詳しい人に聞く、かな。

それぞれ読んだことのある本があるはずなので、思い出したら備忘録として、また別に記事にしますかねー。

5.2はまた気が向いたときに。